A simple summary on DC1 WS: part 2

读取design的另一种方法是使用analyze与elaborate命令。analyze隐含有读取源代码、检查语法并转换为二进制的中间文件的功能，elaborate将.pvl中间文件转换为GTECH design并存放在DC Memory中、指定current_design、link并可更改parameter。因此，analyze-elaborate隐含了check_design, link, current_design三个命令。

...
analyze -format verilog {A.v B.v Top.v}
elaborate MY_TOP
source scripts/timing.con
write -format ddc -hier -out unmapped/MY_TOP.ddc
...
compile_ultra
report_constraints -all_violators
report_timing
write -format ddc -hier -out mapped/MY_TOP.ddc
write -format verilog -hier -out mapped/MY_TOP.v

而关于link命令解析一个例化元件或者“单元”时对该单元名称的寻找顺序是（假设需要解析的当前instance是MY_A）： a. DC Memory中的”Design MY_A” b. link_library中的”Library cell MY_A” c. CWD(Current Working Directory)中的文件”MY_A.ddc” //only .ddc d. 缺省的search_path中的”MY_A.ddc” e. 附加（自定义）的search_path中的”MY_A.ddc”

DC Topographical引入了与后端和工艺相关的概念，下一部分小结。